静态时序分析 编辑
静态时序分析，或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。
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Xilinx ISE 是一款由 赛灵思 开发的用于合成和分析 硬件描述语言 设计的软件工具。开发者可以使用 Xilinx ISE 逻辑综合自己的设计、执行静态时序分析、检查寄存器传输级图、仿真不同激励下的设计的响应，并使用烧录器配置目标设备。
标准延迟格式是电气电子工程师学会关于集成电路设计中时序描述的标准表达格式。在整个设计流程中，标准延迟格式有着重要的应用，例如静态时序分析。
动态时序验证是指对专用集成电路的一种验证过程，它被用来检查电路是否能够以足够快的速率在指定的时钟频率下正常。将用于集成电路逻辑综合的设计文件进行计算机仿真，动态时序验证得以进行。该过程与静态时序分析相对应，后者与动态时序验证有着相似的目标，但是它并不需要对集成电路的实际功能进行仿真。