集成电路设计 编辑
集成电路设计，根据当前集成电路的超大规模集成电路，亦可称之为超大规模集成电路设计，是指以集成电路、超大规模集成电路为目标的设计流程。
2
相关
Verilog是一种用于描述、设计电子学的硬件描述语言，主要用于在集成电路设计，特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会的1364号标准。
SystemVerilog是一种在现代积体电路的集成电路设计流程中，由Verilog发展而来的硬件描述语言、硬件验证语言统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输级更高的抽象级别，以事务级建模方法而非单个信号作为监测对象，这些都大大提高了验证平台搭建的效率。
OpenVera是一种硬件验证语言，它由新思科技研发和运营。该语言主要用于创建硬件系统的测试平台。OpenVera是作为电气电子工程师学会 1800标准的SystemVerilog的一个基础部分，许多从事半导体集成电路设计、系统级设计、IP核设计以及电子设计自动化的人员都受益于此。
电路设计，广义上是指对任何电路的设计，而狭义上则主要指集成电路设计中寄存器传输级设计和物理设计两大步骤之间，将逻辑综合产生的逻辑门级网表，转换到更低抽象级的晶体管级电路所经历的设计过程。为了表示这种情况与广义上电路设计的区别，工程师有时也将其称为晶体管级设计。
超大规模集成电路，是一种将大量晶体管组合到单一芯片的集成电路，其集成度大于大规模集成电路。集成的晶体管数在不同的标准中有所不同。从1970年代开始，随着复杂的半导体以及通信技术的发展，集成电路的研究、发展也逐步展开。计算机里的控制核心微处理器就是超大规模集成电路的最典型实例，集成电路设计，尤其是数字集成电路，通常采用电子设计自动化的方式进行，已经成为计算机工程的重要分支之一。
在电子学中，硬件描述语言是用来描述电子电路功能、行为的语言，可以在寄存器传输级、行为级、逻辑门级等对数字电路系统进行描述。随着自动化逻辑综合工具的发展，硬件描述语言可以被这些工具识别，并自动转换到逻辑门级网表，使得硬件描述语言可以被用来进行集成电路设计，并能通过逻辑仿真的形式功能验证电路功能。设计完成后，可以使用逻辑综合工具生成低抽象级别的网表。
IP核，全称知识产权核，是在集成电路的集成电路设计中，指某一方提供的、形式为逻辑单元、芯片设计的集成电路设计模组。
无厂半导体公司是指只从事集成电路的集成电路设计，后再交由晶圆代工制造，并负责销售的公司。由于半导体器件制造耗资极高，将积体电路产业的设计和制造两大部分分开，使得无厂半导体公司可以将精力和成本集中在市场研究和电路设计上。而专门从事晶圆代工的公司则可以同时为多家无厂半导体公司制造生产，尽可能提高其装配线的利用率，并将资本与营运投注在昂贵的晶圆厂。“无厂半导体公司－晶圆代工模式”的概念最初是由赛灵思的伯尼·冯德施密特和C&T的戈登·A.坎贝尔所提出。
清华大学集成电路学院，原称清华大学微电子与纳电子学系，简称微纳电子系/DMN，是在清华大学微电子学研究所基础上成立的系。微电子所和微纳电子系主要要就纳电子学、集成电路设计、系统集成技术等领域。
低功耗设计是指针对降低电功率的集成电路设计方式，它对于现代超大规模集成电路，尤其是移动设备的微处理器、通讯芯片的持续工作至关重要。